「メモ」(2005/11/12 (土) 19:16:00) の最新版変更点
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verilogのシュミレーション<br>
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シュミレーションコマンド<br>
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簡単なシュミレーション<br>
ncverilog +access+r top_sim.v top.v<br>
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coregen で作ったメモリを含むシュミレーション<br>
ncverilog +access+r -y $XILINX/verilog/src/XilinxCoreLib +libext+.v
top_sim.vtop.v data_mem.v<br>
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/* top_simの上に必ず `timescale 1ns/10psを追加しておく */<br>
<br>
<br>
更にDCM,BUFGを用いたシュミレーション<br>
ncverilog +access+r
-y$XILINX/verilog/src/XilinxCoreLib -y$XILINX/verilog/src/unisims+libext+.v
シュミレーションファイル verilogファイル<br>
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verilogのシュミレーション<br>
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シュミレーションコマンド<br>
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簡単なシュミレーション<br>
ncverilog +access+r top_sim.v top.v<br>
<br>
<br>
coregen で作ったメモリを含むシュミレーション<br>
ncverilog +access+r -y $XILINX/verilog/src/XilinxCoreLib
+libext+.vtop_sim.vtop.v data_mem.v<br>
<br>
/* top_simの上に必ず `timescale 1ns/10psを追加しておく */<br>
<br>
<br>
更にDCM,BUFGを用いたシュミレーション<br>
ncverilog +access+r -y $XILINX/verilog/src/XilinxCoreLib -y
$XILINX/verilog/src/unisims +libext+.v シュミレーションファイル
verilogファイル<br>
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