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verilogのシュミレーション

シュミレーションコマンド

簡単なシュミレーション
ncverilog +access+r top_sim.v top.v


coregen で作ったメモリを含むシュミレーション
ncverilog +access+r -y $XILINX/verilog/src/XilinxCoreLib +libext+.vtop_sim.vtop.v data_mem.v

/* top_simの上に必ず `timescale 1ns/10psを追加しておく */


更にDCM,BUFGを用いたシュミレーション
ncverilog +access+r -y $XILINX/verilog/src/XilinxCoreLib -y $XILINX/verilog/src/unisims +libext+.v シュミレーションファイル verilogファイル






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